明らかにdelay設定値によって変動している。特にdelay値の端(０に近いあたりと5120に近いあたり)の変動が大きく、約20ps以上にも達している。その中間では全幅でおおむね4ps程度に収まっている。これ自身は大変優秀であるとは思うが、delayによって変動する理由がわからない。可能性として、508MHzのラッチとcounter outputのタイミングが近すぎ、ほとんど素通りさせてしまっているのではないかと思われる。counter outputとlatchのタイミングをnominalに1ns程度ずらしてしまえばどうだろうか。

参考のために、TD2とTD4（オリジナル）の測定結果を示す。

TD2の変動は遙かに大きく、隣のdelay値の間でnominalに7ps程度は変動する。またこのデータには出ていないが、1nsもずれてしまうことがある。
TD4(orig)はそれに比べるとおとなしいが、delay値が大きく変わるときにやはり10ps程度は変動している。